Logika sekuensial (SL) dalam teori rangkaian digital adalah seperangkat aturan dan implementasi rangkaian yang bergantung pada peristiwa saat ini dan masa lalu dari keadaan logika dan transisi untuk menentukan keadaan logika saat ini. Mengetahui tentang logika kombinasional (CL), seperangkat aturan dan implementasi sirkuit yang bergantung pada level logika aktual, mengungkapkan poin-poin kunci dalam logika sekuensial. Level logika untuk komputasi biner biasanya mengacu pada tinggi atau rendah. Dalam logika positif, 1 tinggi dan 0 rendah. Sirkuit logika terdiri dari gerbang yang mungkin memiliki satu atau lebih input dan biasanya hanya satu output.
Sebuah gerbang CL sederhana dikenal sebagai buffer dan inverter atau gerbang NOT. Output buffer selalu sama dengan input, tetapi output inverter selalu bukan input. Gerbang lain yang digunakan dalam CL termasuk gerbang AND, gerbang NAND, dan gerbang NOR. Gerbang AND menghasilkan 1 hanya jika kedua inputnya adalah 1. Gerbang NAND dan gerbang NOR masing-masing adalah gerbang AND dan gerbang OR, masing-masing dengan inverter pada keluarannya.
Logika sekuensial menggunakan kait yang mengunci level output berdasarkan level output sebelumnya dan level input saat ini. Latch biasanya dibangun menggunakan dua gerbang mitra, yang merupakan dua gerbang NAND atau NOR. Gerbang kait ini, atau flip-flop, dikunci ke dalam salah satu dari dua keadaan oleh keluaran gerbang yang diumpankan kembali ke masukan gerbang mitra. Dengan mengubah level pada input bebas gerbang, pembalikan level logika tercapai. Analisis logika sekuensial melibatkan pengamatan tingkat keluaran awal dan mengamati perubahan tingkat keluaran berdasarkan perubahan tingkat masukan.
Dalam pencacah biner, ada sirkuit deteksi tepi di input jam untuk setiap kait digit biner (bit). Penghitung biasanya menggunakan deteksi tepi positif untuk penghitungan normal. Misalnya, penghitung 8-bit menggunakan kait 8-bit.
Logika sekuensial memanfaatkan kait bit berjenjang untuk menghasilkan penghitung digital asinkron (asinkron). Ketika bit dari latch bit yang kurang signifikan (LSB) dibuat untuk mencatat bit yang lebih signifikan (MSB), ini dikenal sebagai pencacah asinkron. Dalam async, kait jam satu sama lain pada waktu yang sedikit berbeda, sementara jam logika sinkron (sinkronisasi) semua terkunci secara bersamaan. Penghitung asinkron akan mengalami penundaan riak total maksimum yang sama dengan satu penundaan riak kait dikalikan dengan jumlah bit di penghitung. Dalam logika sinkronisasi, bit latches dalam pencacah digital di-clock secara bersamaan, sehingga total penundaan riak sama dengan satu penundaan riak latch untuk sejumlah bit di pencacah.